ММКЦТ «Академия TOP» ОП.02 Архитектура аппаратных средств • Занятие 05

Методическое руководство для преподавателя

Тема дисциплины (§2.2 с.8 программы): Раздел 3. Архитектура и принципы работы основных логических блоков системы. Логические основы ЭВМ, элементы и узлы.

Формат занятия: Урок с объяснением теории (2 академических часа).

1. Учебно-методические цели и задачи занятия

Занятие 05 является фундаментальным связующим звеном между физическим уровнем полупроводниковых транзисторов и микроархитектурой вычислительных систем (АЛУ, регистрами, трактом данных и шинами). Главная цель занятия — сформировать у студентов четкое системное понимание того, как математический аппарат булевой алгебры материализуется в виде физических логических вентилей, которые затем собираются в сложные комбинационные и последовательностные узлы современного микропроцессора.

Ключевые образовательные результаты:

Знать: основные законы алгебры логики (де Моргана, дистрибутивность, склеивание); функционально полные базисы (Буля, Шеффера И-НЕ, Пирса ИЛИ-НЕ); различия между комбинационными схемами (выход зависит только от текущих входов) и последовательностными схемами (схемы с памятью и обратной связью).
Уметь: составлять таблицы истинности для булевых функций $n$ переменных; записывать логические функции в СДНФ; минимизировать булевы выражения; синтезировать комбинационные узлы (полусумматоры, полные сумматоры, мультиплексоры 4:1, дешифраторы 2:4); строить таблицы переходов и анализировать временные диаграммы RS- и D-триггеров.
Владеть: навыками схемотехнического анализа логических схем, методами выявления временных состязаний (гонок фронтов), расчетом задержек распространения сигнала в многоразрядных сумматорах и методами предотвращения метастабильности в тактовых доменах ЭВМ.

2. Детальный поминутный тайминг занятия

В зависимости от расписания учебной группы занятие проводится по основному регламенту (90 минут) либо по сокращенному регламенту (60 минут).

Сравнительная сетка хронометража:

Этап занятия	Основной регламент (90 мин)	Сокращенный регламент (60 мин)	Ключевой акцент и методическая цель
1. Организационный момент и актуализация	5 минут	3 минуты	Приветствие, отметка явки, проблемный вопрос: «Как кремниевый кристалл понимает цифры 0 и 1?». Связь с уровнями напряжений CMOS ($0\text{ В}$ и $V_{DD}$).
2. Булева алгебра и базовые логические вентили	20 минут	15 минут	Операции И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ, XOR, XNOR. Таблицы истинности, схемотехнические обозначения по ГОСТ и IEEE 91-1984. Функциональная полнота базиса И-НЕ (штрих Шеффера).
3. Комбинационные логические узлы ЭВМ	25 минут	17 минут	Синтез полусумматора и полного одноразрядного сумматора. Каскадирование в $N$-разрядный Ripple Carry Adder и проблема времени распространения переноса. Мультиплексоры (MUX) и дешифраторы (DC/DEMUX).
4. Последовательностные схемы: триггеры и память	20 минут	13 минут	Понятие обратной связи в логике. Асинхронный RS-триггер на элементах ИЛИ-НЕ/И-НЕ (запрещенное состояние). Синхронный D-триггер, динамическое управление по фронту (Master-Slave), метастабильность, $t_{setup}$ и $t_{hold}$.
5. Первичное закрепление и разбор рабочего листа	15 минут	8 минут	Организация самостоятельной работы по 4 вариантам в `zanyatie.html`. Разбор граничных случаев, трассировка логических сигналов.
6. Рефлексия, подведение итогов, домашнее задание	5 минут	4 минуты	Фронтальный опрос, фиксация критериев оценивания по рубрике, выдача инструкций по резервному ДЗ `domashnee_zadanie.html`.

3. Теоретико-методические блоки и содержательные акценты

Блок А. Алгебра логики и элементарные вентили

Преподавателю крайне важно сразу перевести студентов от абстрактной математики к физической схемотехнике. Следует подчеркнуть, что логический «0» и логическая «1» — это не числа, а диапазоны физических напряжений (например, в логике 3.3V CMOS: $0..0.8\text{ В}$ — лог. 0; $2.0..3.3\text{ В}$ — лог. 1).

Базис Буля: операции конъюнкции ($A \cdot B$), дизъюнкции ($A + B$) и инверсии ($\overline{A}$).
Исключающее ИЛИ (XOR, $\oplus$): сложение по модулю 2. Обратить внимание: $1 \oplus 1 = 0$, $0 \oplus 1 = 1$. Ключевой элемент для суммирования и контроля четности (Parity check).
Базис Шеффера (И-НЕ) и базис Пирса (ИЛИ-НЕ): объяснить, почему фабрики интегральных микросхем (TSMC, Intel, Samsung) строят кремниевые схемы преимущественно на транзисторных парах CMOS И-НЕ/ИЛИ-НЕ (для реализации вентиля И-НЕ в CMOS требуется всего 4 транзистора, а для элемента И требуется 6 транзисторов — И-НЕ плюс выходной инвертор).

Блок Б. Комбинационные логические узлы

Комбинационная логика не имеет встроенной памяти: текущее значение выходного вектора однозначно и мгновенно (с учетом задержки вентилей $\tau_{pd}$) определяется текущим вектором входных сигналов.

Полусумматор (Half Adder): складывает два одноразрядных бита $A$ и $B$. Выходы: сумма $S = A \oplus B$, перенос $C = A \cdot B$. Главный методический акцент: полусумматор не может учесть перенос от предыдущего младшего разряда!
Полный сумматор (Full Adder): принимает три входных бита — $A$, $B$ и входной перенос $C_{in}$. Выходы: $S = A \oplus B \oplus C_{in}$, $C_{out} = AB + C_{in}(A \oplus B)$. Показать, как полный сумматор строится из двух полусумматоров и одного элемента ИЛИ.
Мультиплексор (MUX): цифровой коммутатор «многие в один». Рассмотреть MUX 4:1: 4 входа данных ($D_0..D_3$), 2 адресные линии ($A_1, A_0$), 1 выход $Y$. Подчеркнуть, что мультиплексор — это не только переключатель шин, но и универсальный логический вычислитель (LUT), заменяющий сложную комбинационную схему.
Дешифратор (Decoder): преобразует $n$-разрядный двоичный код в унитарный сигнал «1 из $2^n$». Используется для выбора кристаллов ОЗУ (Chip Select) и декодирования кодов операций (Opcode) в микропроцессорах.

Блок В. Последовательностные узлы и тактовая синхронизация

Последовательностные схемы обладают памятью благодаря наличию цепей положительной обратной связи. Их выходное состояние определяется не только текущими входами, но и предысторией работы схемы (внутренним состоянием).

Асинхронный RS-триггер: простейшая ячейка статической памяти SRAM. Состоит из двух перекрестно замкнутых вентилей ИЛИ-НЕ (или И-НЕ). Входы: $R$ (Reset — сброс в 0), $S$ (Set — установка в 1).
Методическое предостережение: Комбинация $R=1, S=1$ для схемы на ИЛИ-НЕ является запрещенной (гонкой состязаний): оба выхода принимают значение 0, а при одновременном снятии сигналов схема сваливается в недетерминированное состояние!
Синхронный D-триггер: исключает запрещенные состояния. Информационный вход $D$ (Data) и вход тактирования $CLK$ (Clock). В регистровых файлах процессоров используются D-триггеры с динамическим управлением по переднему фронту (Positive Edge-Triggered) со структурой Master-Slave.
Физические ограничения синхронизации: объяснить понятия $t_{setup}$ (время предустановки данных до фронта такта) и $t_{hold}$ (время удержания данных после фронта такта). Разъяснить явление метастабильности (зависание внутреннего триггерного узла на промежуточном уровне напряжения $V_{DD}/2$) при нарушении этих интервалов.

4. Педагогические приемы и интерактивные методы ведения урока

Прием «Транзистор как реле»: Проведите наглядную аналогию между логическими элементами и обычными выключателями света в комнате:
- Последовательное включение двух выключателей — логическое И (свет загорится, только если включены оба).
- Параллельное включение двух выключателей — логическое ИЛИ (свет загорится, если включен хотя бы один).
- Нормально замкнутая кнопка — логическое НЕ (нажал — цепь разорвалась).
Метод проблемной задачи («Эффект домино в 64-битном процессоре»): Предложите студентам посчитать время сложения двух 64-битных чисел на простом сумматоре со сквозным переносом (Ripple Carry Adder). При задержке вентиля $\tau = 50\text{ пс}$ и 2 вентилях на разряд суммарное время составит $64 \times 100\text{ пс} = 6.4\text{ нс}$. Это означает, что процессор не сможет работать быстрее $156\text{ МГц}$! Затем покажите, как инженеры решили эту проблему с помощью блоков параллельного ускоренного переноса (Carry-Lookahead Adder).
Прием «Живой логический элемент»: Вызовите к доске трех студентов: двое играют роль входных сигналов $A$ и $B$ (поднимают руку при 1, опускают при 0), третий играет роль элемента XOR (поднимает руку только тогда, когда поднята рука ровно у одного из напарников). Это намертво фиксирует понимание операции исключающего ИЛИ.

5. Типовые ошибки и заблуждения студентов с методами их устранения

Типичное заблуждение студента	Причина непонимания	Методический способ коррекции преподавателем
Путают операцию XOR с обычным ИЛИ, считая, что $1 \oplus 1 = 1$.	Ассоциация со словом «или» в разговорной речи, где союз часто не является разделительным.	Объяснить строгий смысл слова «исключающее»: «либо то, либо другое, но не оба сразу!». Привести пример сложения $1+1$ в двоичной системе: сумма равна 0, а 1 уходит в перенос.
Ошибки в законах де Моргана: пишут $\overline{A \cdot B} = \overline{A} \cdot \overline{B}$.	Формальный перенос знака отрицания без инвертирования логической операции.	Мнемоническое правило: «Разрывая черту отрицания — меняй знак операции (умножение на сложение, сложение на умножение)». Доказать на таблице истинности для 4 строк.
Считают, что комбинационная логическая схема срабатывает мгновенно ($0\text{ нс}$).	Отсутствие понимания физической природы транзисторов и емкостей затворов.	Показать осциллограмму реального логического вентиля: фронты нарастания, емкость p-n переходов, задержку распространения $t_{pd}$. Объяснить, почему процессор греется при повышении тактовой частоты.
Не понимают, зачем триггеру тактовый сигнал $CLK$, если данные $D$ уже поданы.	Непонимание принципов синхронного проектирования цифровых СБИС.	Аналогия с дирижером оркестра или фотокамерой: без затвора камеры снимок смажется от вибраций шин данных; тактовый импульс $CLK$ — это щелчок затвора, фиксирующий чистый стабильный результат после завершения переходных процессов в комбинационной логике.

6. Контрольно-оценочный регламент и критерии

Оценивание работы студентов на занятии осуществляется строго по критериальной рубрике (документ .rubrika.md) по 4-балльной шкале:

Критерий 1 (до 2 баллов): Полнота и безошибочность таблицы истинности / таблицы переходов.
Критерий 2 (1 балл): Корректность аналитического логического выражения (СДНФ, минимизация) и схемотехнический базис.
Критерий 3 (1 балл): Инженерный анализ граничных режимов (функциональная полнота, расчет задержки $t_{pd}$, универсальность MUX, метастабильность триггеров).

Студенты, набравшие 0–1 балл, получают неудовлетворительную отметку и направляются на выполнение резервного дифференцированного задания domashnee_zadanie.html.