ММКЦТ «Академия TOP» ОП.02 Архитектура аппаратных средств • Практикум

Интерактивный рабочий лист студента

Тема: Раздел 3. Логические основы ЭВМ, элементы и узлы. Синтез таблиц истинности, булевых уравнений и схемотехнический анализ цифровых автоматов.

Фамилия и имя студента

Учебная группа

Выбор инженерного варианта

Дата выполнения

Вариант 1: Схема мажоритарного голосования «2 из 3» (Majority Gate)

Контекст: В бортовых вычислителях космических аппаратов и авионики для защиты от сбоев применяется троированное резервирование (TMR). Мажоритарный элемент $M(A, B, C)$ выдает 1, если на входах присутствует большинство единиц (хотя бы две единицы).

Критерий 1 (2 б.): Постройте таблицу истинности для всех 8 комбинаций сигналов $A, B, C$.

№ набора	Вход $A$	Вход $B$	Вход $C$	Минтерм (для единичных наборов)
0	0	0	0	—
1	0	0	1	—
2	0	1	0	—
3	0	1	1
4	1	0	0	—
5	1	0	1
6	1	1	0
7	1	1	1

Критерий 2 (1 б.): Аналитическое уравнение (СДНФ, минимизация и преобразование в базис И-НЕ):

Критерий 3 (1 б.): Инженерный анализ: функциональная полнота базиса И-НЕ и надежность TMR:

Вариант 2: Одноразрядный полный двоичный сумматор с переносом (Full Adder)

Контекст: Полный сумматор является базовой ячейкой АЛУ любого процессора, выполняя сложение разрядов $A$, $B$ и входного бита переноса $C_{in}$.

Критерий 1 (2 б.): Заполните полную таблицу истинности для сигналов суммы $S$ и выходного переноса $C_{out}$.

№	Вход $A$	Вход $B$	Вход $C_{in}$
0	0	0	0
1	0	0	1
2	0	1	0
3	0	1	1
4	1	0	0
5	1	0	1
6	1	1	0
7	1	1	1

Критерий 2 (1 б.): Булевы выражения $S$ и $C_{out}$, синтез каскада на полусумматорах (XOR, И, ИЛИ):

Критерий 3 (1 б.): Инженерный анализ: расчет времени задержки $t_{pd}$ в Ripple Carry Adder и архитектура CLA:

Вариант 3: Мультиплексор 4-в-1 (MUX 4:1) с управляющими адресными линиями

Контекст: Мультиплексоры используются для маршрутизации шин данных внутри процессора и служат универсальными программируемыми логическими блоками (LUT) в микросхемах ПЛИС.

Критерий 1 (2 б.): Заполните таблицу адресной коммутации каналов мультиплексора.

Старший адрес $A_1$	Младший адрес $A_0$	Коммутируемый входной канал данных
0	0	Канал 0 ($D_0$)
0	1	Канал 1 ($D_1$)
1	0	Канал 2 ($D_2$)
1	1	Канал 3 ($D_3$)

Критерий 2 (1 б.): Логическое уравнение мультиплексора и схемотехнический базис (конъюнкторы, инверторы, дизъюнктор):

Критерий 3 (1 б.): Инженерный анализ: доказательство полноты MUX как универсального генератора функций LUT:

Вариант 4: Синхронный D-триггер с динамическим тактовым управлением (D Flip-Flop)

Контекст: D-триггеры являются элементарными ячейками статической памяти и регистров процессора, фиксируя данные строго по фронту тактового сигнала.

Критерий 1 (2 б.): Заполните матрицу состояний и переходов $Q(t) \to Q(t+1)$ при тактовом фронте $\uparrow$.

Режим работы	Сигнал такта $CLK$	Вход данных $D$	Текущее $Q(t)$
Хранение	0 / 1 / спад	Любое (X)	0
Хранение	0 / 1 / спад	Любое (X)	1
Запись 0	Фронт (0 → 1)	0	0
Запись 0	Фронт (0 → 1)	0	1
Запись 1	Фронт (0 → 1)	1	0
Запись 1	Фронт (0 → 1)	1	1

Критерий 2 (1 б.): Архитектура двухступенчатого Master-Slave D-триггера и временная диаграмма:

Критерий 3 (1 б.): Инженерный анализ: $t_{setup}$, $t_{hold}$, физика метастабильности и методы устранения: