Сценарий занятия: Основной регламент (90 минут)
1. Вводная часть и постановка проблемы (00–05 мин)
Преподаватель приветствует учебную группу, отмечает присутствующих в электронном журнале и выводит на экран слайд 1 презентации с названием темы.
Преподаватель: «Здравствуйте, коллеги! На прошлом занятии мы досконально изучили элементарный кирпичный фундамент цифровой техники: логические вентили И, ИЛИ, НЕ, триггеры и регистры. Но представьте: у вас на столе лежит миллион изолированных транзисторов и логических элементов. Как заставить их работать не как жесткую схему калькулятора, а как универсальный компьютер, который утром моделирует полет ракеты, днем монтирует видео, а вечером запускает нейросеть? Сегодня мы разберем гениальную концепцию, сформулированную Джоном фон Нейманом еще в 1945 году, которая до сих пор управляет каждым процессором от смартфона до суперкомпьютера. Открываем тетради, тема занятия: "Принципы организации ЭВМ".»
2. Теоретический блок 1: Принципы фон Неймана и системная магистраль (05–30 мин)
Преподаватель переключает презентацию на слайды 3, 4 и 5, чертит на маркерной доске структурную пятиблочную схему ЭВМ и три параллельные линии системной шины.
Преподаватель: «Взгляните на эту схему на доске. До 1945 года ранние ЭВМ вроде ENIAC перепрограммировались вручную: инженеры буквально ходили с чемоданами проводов и перетыкали сотни штекеров, коммутируя блоки между собой. Фон Нейман предложил революционный принцип хранимой в памяти программы: и команды, и числа должны лежать в одном общем запоминающем устройстве в виде обычных двоичных байтов. Процессор берет байт по адресу, и если этот адрес указан счетчиком команд IP — он исполняет его как инструкцию. Если этот байт запрошен операцией чтения — он складывает его как число. Никаких физических меток на байтах нет!
Теперь ключевой вопрос: как блоки связываются между собой? Соединить каждый логический блок отдельным проводом невозможно — процессор превратится в клубок из миллионов кабелей. Поэтому используется магистрально-модульный принцип. Вся машина объединена системной шиной, которая делится на три независимые магистрали:
1. Шина адреса (Address Bus): по ней процессор указывает номер ячейки памяти или порта. Она строго однонаправленная — от ЦПУ к памяти. Почему? Потому что только процессор управляет тем, откуда читать. Формула емкости: $V = 2^N$ байт. 32-битная шина адреса давала нам 4 Гигабайта памяти, а 48-битная шина x86-64 адресует колоссальные 256 Терабайт.
2. Шина данных (Data Bus): это грузовой поезд. По ней операнды и коды команд едут в процессор и обратно в ОЗУ. Она двунаправленная! Чтобы сотни чипов не устроили короткое замыкание на одних и тех же дорожках, все пассивные чипы переводят выводы в высокоомное третье состояние (Hi-Z).
3. Шина управления (Control Bus): это диспетчерские сигналы — стробы чтения MEMR, записи MEMW, тактовый генератор CLK и запросы прерываний INTR.»
3. Теоретический блок 2: Машинный цикл команды и узкое место (30–50 мин)
Преподаватель демонстрирует слайды 7–11. На доске схематично расписываются четыре фазы и базовые служебные регистры: PC, MAR, MDR, IR, FLAGS.
Преподаватель: «Давайте проследим, как процессор шаг за шагом выполняет одну-единственную инструкцию MOV AX, [1000h]:
• Фаза Fetch (Выборка): Счетчик команд PC хранит адрес, скажем, 0100h. Процессор переписывает его в буфер MAR, выставляет на шину адреса и дергает строб чтения MEMR = 0. Память отдает опкод инструкции по шине данных в MDR, откуда он летит в регистр команд IR. Счетчик PC тут же увеличивается на длину команды, готовясь к следующей.
• Фаза Decode (Декодирование): Дешифратор УУ расшифровывает опкод: "Ага, нужно прочитать 16-битное число из памяти по адресу 1000h и положить в аккумулятор AX".
• Фаза Execute (Выполнение): Адрес 1000h выставляется на шину адреса, снова строб MEMR, память ищет ячейку 1000h.
• Фаза Writeback (Запись): Считанное число поступает в регистр AX. Цикл завершен!
А теперь взгляните на слайд 11: в чем кроется драматический капкан фон-неймановской архитектуры? Это так называемый Von Neumann Bottleneck (Узкое место фон Неймана). Процессор работает на частоте 4–5 ГГц. Такт длится доли наносекунды. А оперативная память DDR4/DDR5 расположена на расстоянии нескольких сантиметров и отвечает через 50 наносекунд. За это время процессор мог бы выполнить 250 сложений, но он сидит и ждет! Чтобы преодолеть этот барьер, инженеры размещают прямо на кристалле кэш-память L1, L2, L3 и организуют модифицированную гарвардскую архитектуру, где кэш инструкций L1I и кэш данных L1D работают параллельно по раздельным шинам.»
4. Инструктаж по практической работе (50–55 мин)
Преподаватель просит студентов открыть файл zanyatie.html на рабочих станциях и выводит интерфейс рабочего листа на проектор.
Преподаватель: «Открываем файл zanyatie.html. В верхней карточке обязательно вводим свои реальные фамилию, имя и номер учебной группы. Работа распределена на 4 варианта:
• Вариант 1 выполняет потактовую трассировку команды выборки из памяти MOV AX, [1000h];
• Вариант 2 анализирует арифметическое сложение ADD AX, BX и обновление флагов ZF, CF, OF в регистре FLAGS;
• Вариант 3 исследует команду условного перехода JNZ offset и сброс конвейера при неверном ветвлении;
• Вариант 4 производит расчет пропускной способности шин и коэффициента замедления CPU шиной памяти DRAM.
Максимальная оценка за работу — 4 балла. По завершении нажмите кнопку "Сохранить прогресс", форма автоматически запишет ваши ответы в localStorage браузера. Приступаем к выполнению!»
5. Самостоятельная работа студентов и консультирование (55–80 мин)
Студенты индивидуально заполняют рабочий лист. Преподаватель совершает обход аудитории, контролирует ход заполнения, отвечает на технические вопросы и предостерегает от типичных ошибок.
Преподаватель (индивидуальная консультация): «Обратите внимание в первом варианте: в такте T1 на шину адреса выставляется адрес команды из регистра PC, а не адрес 1000h! Адрес 1000h выставится только в такте T4, когда процессор уже понял, что именно нужно прочитать из ОЗУ. Не путайте выборку кода инструкции и выборку операнда данных.»
6. Фронтальная верификация и разбор кейсов (80–85 мин)
Преподаватель опрашивает представителей каждого варианта и выводит эталонные диаграммы на экран.
Преподаватель: «Давайте сверим результаты. Представители варианта 3: что произойдет со счетчиком команд PC, если флаг ZF равен нулю? Верно, к PC прибавится относительное смещение, а весь предвыбранный конвейер команд будет сброшен! Представители варианта 4: каков получился фактор замедления CPU без кэш-памяти? Около 80–90 раз! Это блестяще доказывает, почему без кэша L1/L3 современные многогигагерцовые ПК были бы бессмысленны.»
7. Подведение итогов и рефлексия (85–90 мин)
Преподаватель демонстрирует финальный слайд 15 с культовым веб-комиксом xkcd #303 («Компиляция»).
Преподаватель: «Итак, сегодня мы увидели, как физическая архитектура шин определяет законы работы программного обеспечения. Взгляните на завершающий слайд 15: когда разработчики говорят начальнику "у нас идет компиляция", они на самом деле утилизируют те самые миллионы машинных циклов выборки, декодирования и работы шин памяти! Всем спасибо за продуктивную работу. Если у кого-то остались нерешенные вопросы или были пропуски — вам доступно резервное домашнее задание domashnee_zadanie.html. До встречи на следующем занятии, где мы вскроем внутреннюю структуру микропроцессоров!»
Сценарий занятия: Сокращенный регламент (60 минут)
1. Экспресс-вход и целеполагание (00–04 мин)
Преподаватель: «Здравствуйте! Сегодня у нас динамичный интенсив по теме "Принципы организации ЭВМ". Мы должны строго за 60 минут понять, как устроена системная магистраль компьютера, как выполняется машинный цикл команды Fetch-Decode-Execute и почему шина памяти является главным физическим тормозом вычислений. Включаем рабочие станции и внимание на экран!»
2. Интенсивная лекция: Архитектура фон Неймана и шины (04–22 мин)
Преподаватель: «Ключевая мысль архитектуры фон Неймана — однородность памяти. Код и данные лежат вместе. Процессор и память связаны тремя шинами: однонаправленной шиной адреса, двунаправленной шиной данных и шиной управления. Запомните: разрядность шины адреса определяет объем памяти ($2^N$), а разрядность шины данных — размер передаваемой порции слова за такт. В гарвардской архитектуре шины разделены физически: отдельная шина для команд, отдельная для данных, что идеально для микроконтроллеров, но усложняет разводку материнской платы ПК.»
3. Разбор цикла команды и узкого места (22–34 мин)
Преподаватель: «Машинный цикл состоит из четырех фаз: выборка команды (Fetch), дешифрация (Decode), вычисления в АЛУ (Execute) и сохранение в регистр (Writeback). Поскольку память DRAM медленнее процессора в 200 раз, возникает Von Neumann Bottleneck. Процессор спасается только кэш-памятью L1-L3 на кристалле и предсказанием ветвлений.»
4. Экспресс-инструктаж и самостоятельная работа (34–54 мин)
Преподаватель: «Открываем zanyatie.html, заполняем ФИО, группу и переходим к своему варианту. Задача — четко расписать движение сигналов по шинам и сделать вывод об аппаратных ограничениях. Время на выполнение — 20 минут. Работаем!»
5. Фиксация результатов и итог (54–60 мин)
Преподаватель: «Нажимаем кнопку "Сохранить прогресс". Проверяем зеленую отметку времени сохранения. Мы зафиксировали: архитектура шин определяет предельную скорость любого софта. Занятие окончено, спасибо за интенсивную работу!»