Методическое руководство для преподавателя

Дисциплина: ОП.02 Архитектура аппаратных средств

Тема занятия (§2.2 с.8 программы): Раздел 3. Принципы организации ЭВМ

Регламент: 2 академических часа (основной 90 мин, сокращенный 60 мин) | Формат: Урок с объяснением теории

1. Детальный тайминг занятия (90 и 60 минут)

Основной регламент — 90 минут:

00–05 мин (5 мин): Организационный момент, перекличка, актуализация базовых знаний по комбинационным схемам и регистрам (тема 05).
05–18 мин (13 мин): Принципы фон Неймана: история доклада 1945 г. (EDVAC), концепция хранимой в памяти программы, однородность команд и данных, адресность ячеек.
18–30 мин (12 мин): Классическая пятиблочная архитектура: Арифметико-логическое устройство (АЛУ), Устройство управления (УУ), Запоминающее устройство (ЗУ), Устройства ввода (УВ) и вывода (УВыв). Магистрально-модульный принцип.
30–42 мин (12 мин): Системная магистраль (материнская шина): Шина адреса (AB), Шина данных (DB), Шина управления (CB). Роли арбитража, стробирования и тристабильных буферов (Hi-Z).
42–54 мин (12 мин): Базовый машинный цикл команды: Fetch (выборка), Decode (декодирование), Execute (выполнение), Writeback (обратная запись). Роль программного счетчика (PC/IP), регистров MAR, MDR, IR, флагов FLAGS.
54–65 мин (11 мин): Сравнение с Гарвардской архитектурой (раздельные шины и память команд/данных). Проблема «узкого места фон Неймана» (Von Neumann Bottleneck) и пути ее преодоления в современных CPU (кэширование L1-L3, конвейеры, предвыборка).
65–82 мин (17 мин): Индивидуальная аналитическая работа студентов с интерактивным рабочим листом zanyatie.html (трассировка сигналов шин по вариантам, расчет тактов и латентности).
82–87 мин (5 мин): Фронтальная верификация результатов трассировки, разбор неочевидных ситуаций (например, ветвление при JNZ).
87–90 мин (3 мин): Подведение итогов, фиксация оценок, инструктаж по резервному заданию domashnee_zadanie.html.

Сокращенный регламент — 60 минут:

00–04 мин (4 мин): Вводная часть, фиксация целей занятия.
04–18 мин (14 мин): Экспресс-лекция: принципы фон Неймана, пятиблочная структура и назначение трех шин (AB, DB, CB).
18–30 мин (12 мин): Цикл выполнения команды: Fetch-Decode-Execute-Writeback и физическая суть Von Neumann Bottleneck. Гарвардская архитектура (краткий сравнительный слайд).
30–33 мин (3 мин): Инструктаж по практическому рабочему листу zanyatie.html.
33–54 мин (21 мин): Самостоятельное выполнение практического задания (фокус на ключевой трассировке шин выбранного варианта).
54–60 мин (6 мин): Проверка сохранения данных в localStorage, фронтальное резюме и завершение пары.

2. Фундаментальные принципы и концепции

2.1. Принципы Джона фон Неймана (1945 г.):

Принцип двоичного кодирования: вся информация (как числовые/символьные данные, так и исполняемые команды) кодируется в двоичной системе счисления с помощью нулей и единиц.
Принцип программного управления: работа вычислителя определяется последовательностью команд — программой. Процессор автоматически исполняет команды одну за другой, если нет явного перехода.
Принцип однородности памяти: команды и данные размещаются в едином общем физическом адресном пространстве памяти и не имеют внешних различительных признаков. Процессор интерпретирует байт как команду или операнд исключительно в зависимости от того, в какой фазе машинного цикла к нему обратились.
Принцип адресности ячеек памяти: память представляет собой массив дискретных ячеек (байт/слов), каждая из которых имеет фиксированный числовой уникальный номер (адрес). Доступ к любой ячейке осуществляется произвольным образом (RAM).
Принцип последовательного программного управления: адрес следующей команды формируется автоматически увеличением текущего значения программного счетчика (Program Counter, PC), за исключением команд ветвления, условных переходов, вызовов подпрограмм и прерываний.

2.2. Пятиблочная структура классической ЭВМ:

+-----------------------------------------------------------+ | ЦЕНТРАЛЬНЫЙ ПРОЦЕССОР (CPU) | | +--------------------+ +-----------------------+ | | | Устройство | | Арифметико-логическое| | | | управления (УУ / | <-----> | устройство (АЛУ / | | | | Control Unit, CU) | | ALU) + Регистры (AX) | | | +---------+----------+ +-----------+-----------+ | +------------|--------------------------------|-------------+ | СИСТЕМНАЯ МАГИСТРАЛЬ| | Шина адреса (Address Bus, AB) | (однонаправленная CPU->MEM) |================================+=============+ | Шина данных (Data Bus, DB) | (двунаправленная CPU<=>MEM/IO) |================================+=============+ | Шина управления (Control Bus) | (стробы MREAD, MWRITE, CLK...) |================================+=============+ | | +----------+---------+ +---------+-------------+ | Запоминающее | | Устройства ввода- | | устройство (ЗУ/RAM)| | вывода (УВВ / IO) | +--------------------+ +-----------------------+

2.3. Системные магистрали:

Шина адреса (Address Bus): служит для передачи номера ячейки памяти или порта ввода-вывода, к которому процессор обращается в текущий момент. Однонаправленная от процессора (мастера) к модулям памяти/периферии. Разрядность шины $N$ жестко определяет предельный объем физической памяти: $V = 2^N$ байт (например, 20 бит у i8086 = 1 МБ, 32 бита у i386 = 4 ГБ, 48/57 бит в современных x86-64 = 256 ТБ / 128 ПБ).
Шина данных (Data Bus): служит для фактической пересылки информации (командных кодов и операндов). Двунаправленная (чтение/запись), работает через мультиплексированные трехстабильные приемопередатчики. Разрядность $M$ определяет ширину машинного слова (8, 16, 32, 64 бита).
Шина управления (Control Bus): передает служебные стробирующие и синхронизирующие сигналы: направление передачи (Memory Read — #MEMR, Memory Write — #MEMW, I/O Read — #IOR, I/O Write — #IOW), тактовый генератор (CLK), сигнал сброса (RESET), запросы и подтверждения аппаратных прерываний (INTR, #INTA), готовность устройства к обмену (READY / WAIT).

2.4. Четырехфазный цикл команды (Instruction Machine Cycle):

Fetch (Выборка команды): Процессор выставляет значение регистра PC (Program Counter / IP) на шину адреса через регистр MAR (Memory Address Register). Посылается управляющий строб MEMR. Память считывает байты инструкции и передает их по шине данных в регистр данных MDR (Memory Data Register), откуда опкод переносится в регистр команд IR (Instruction Register). Счетчик PC инкрементируется на длину выбранной инструкции.
Decode (Декодирование): Дешифратор команд устройства управления анализирует опкод, определяет требуемую операцию (сложение, пересылка, переход), выявляет режимы адресации и операнды, генерирует внутреннюю микропрограмму управляющих импульсов.
Execute (Выполнение): АЛУ производит назначенную операцию над операндами (например, сумматором над AX и BX, логическое И, сдвиг) либо УУ изменяет значение PC при условном/безусловном переходе.
Writeback (Обратная запись): Результат вычислений фиксируется в целевом регистре процессора (General Purpose Register, GPR) либо через MAR и MDR выставляется на шину данных и шину адреса для записи в ОЗУ по стробу MEMW. Обновляются флаги в регистре состояния FLAGS (CF, ZF, SF, OF и др.).

2.5. Проблема «Узкого места фон Неймана» (Von Neumann Bottleneck):

Суть проблемы: Процессор и оперативная память физически разделены системной шиной с ограниченной пропускной способностью и высокой задержкой передачи. С 1980 по 2020-е годы тактовая частота и вычислительная мощность процессоров выросли в тысячи раз (от единиц МГц до 5 ГГц), в то время как задержка произвольного доступа DRAM уменьшилась незначительно (с 100 нс до 40–50 нс). В результате процессор тратит сотни тактов впустую (такты ожидания, memory stalls), ожидая доставку операндов по шине.

2.6. Гарвардская архитектура против фон-неймановской:

Параметр	Принстонская (фон Неймана)	Гарвардская архитектура
Организация памяти	Единое физическое адресное пространство для кода и данных	Физически раздельные модули памяти: память программ (Flash/ROM) и память данных (SRAM)
Шинная структура	Одна общая системная магистраль (AB + DB) для всех операций	Две независимые шинные пары: шина команд (AB_instr + DB_instr) и шина данных (AB_data + DB_data)
Одновременность доступа	Невозможна: процессор не может одновременно читать команду и операнд из памяти	Полная: одновременная параллельная выборка следующей команды и чтение/запись данных
Аппаратная сложность	Минимальное число выводов корпуса микросхемы, дешевизна разводки	Удвоенное число проводников и контактов кристалла/платы
Сфера применения	Универсальные процессоры ПК и серверов (x86, ARM Cortex-A) на уровне системной шины	Микроконтроллеры (AVR, PIC, ARM Cortex-M), цифровые сигнальные процессоры (DSP)
Компромисс в современных ПК	Модифицированная гарвардская архитектура: внутри чипа ЦПУ процессор имеет раздельные кэши L1I (команды) и L1D (данные) с раздельными высокоскоростными внутренними шинами, но наружу к контроллеру системной памяти DDR выходит единая унифицированная шина фон Неймана.

3. Типовые ошибки студентов и педагогические приемы

Типовые ошибки студентов:

Смешение понятий шины адреса и шины данных: Студенты часто считают, что числовые значения операндов передаются по шине адреса, либо путают разрядность шины адреса (определяющей объем адресуемой памяти) с разрядностью шины данных (определяющей размер одновременно передаваемой порции слова).
Разъяснение: Шина адреса — это «номер почтового ящика», а шина данных — это «письмо, которое лежит внутри ящика». Чтобы получить письмо, нужно сначала показать пальцем на ящик (AB), а затем достать или положить лист бумаги (DB).
Непонимание однородности памяти: Студенты полагают, что машинный код физически окрашен или имеет специальные аппаратные метки, препятствующие его чтению как данных.
Разъяснение: Продемонстрировать байт 90h. В контексте данных это число 144. В контексте выполнения инструкции x86 — это опкод NOP. Разница заключается исключительно в том, указывает ли на эту ячейку регистр PC (IP). На этом принципе базируются как вирусы с инъекцией шеллкода в стек, так и JIT-компиляторы.
Игнорирование регистра флагов при переходе: При анализе инструкции JNZ студенты забывают, что сам JNZ не вычисляет разность, а лишь считывает флаг ZF, установленный ПРЕДЫДУЩЕЙ арифметической инструкцией (например, SUB или CMP).
Убежденность, что процессор всегда работает на 100% своей мегагерцовой частоты: Студенты не осознают, что без кэш-памяти процессор до 90% времени простаивает в циклах WAIT в ожидании ответа оперативной памяти.

4. Дифференциация и критерии выставления оценок

Оценивание работы студентов на занятии осуществляется по закрытой критериальной рубрике (.rubrika.md) с максимальной суммой 4 балла:

Критерий 1: Трассировка маршрута по шинам (2 балла): безошибочное определение роли шин AB/DB/CB, адреса, сигналов стробирования и направления потока данных.
Критерий 2: Временная диаграмма / разложение по тактам (1 балл): корректное сопоставление фаз Fetch-Decode-Execute-Writeback с системными тактами процессора.
Критерий 3: Анализ аппаратного узкого места (1 балл): грамотная идентификация Von Neumann Bottleneck, сброса конвейера при переходе или задержки доступа к DRAM с аргументацией архитектурных мер оптимизации.