Принципы организации ЭВМ

Схемотехническое программирование (ENIAC)

• Для смены расчетной баллистической таблицы инженеры вручную переставляли сотни штекеров и реле в течение нескольких дней.

• Программа являлась физической конфигурацией проводов.

Концепция Джона фон Неймана (1945)

• Электронный вычислитель должен быть аппаратно неизменным универсальным процессором.

• Алгоритм задачи кодируется в виде последовательности числовых инструкций, хранящихся в общей памяти.

Назначение и направление

• Передает двоичный номер адресуемой ячейки памяти или номер порта ввода-вывода.

• Строго однонаправленная: сигнал генерирует процессор (Master) и принимает контроллер памяти или периферии (Slave).

Формула емкости памяти

Разрядность шины $N$ бит определяет предел физической адресации:

$$V_{max} = 2^N \text{ байт}$$

Шина данных (Data Bus, DB)

• Двунаправленная: пересылает коды команд и числовые операнды между CPU, RAM и IO.

• Разрядность (8, 16, 32, 64 бита) определяет ширину машинного слова, передаваемого за один такт шины.

• Использует тристабильные буферы (Hi-Z) для предотвращения коротких замыканий неактивных модулей.

Шина управления (Control Bus, CB)

• Передает управляющие стробы и синхронизирующие импульсы:

#MEMR — строб чтения из памяти;

#MEMW — строб записи в память;

CLK — тактовый генератор частоты;

READY / WAIT — такт подтверждения готовности;

RESET — сброс процессора в исходное состояние;

INTR / #INTA — запрос и подтверждение прерывания.

Фаза 1: FETCH (Выборка команды)

1. Адрес команды из счетчика PC (IP) передается в регистр адреса MAR.

2. Значение MAR выставляется на шину адреса, активируется строб #MEMR = 0.

3. ОЗУ считывает байты инструкции и передает их по шине данных в регистр MDR.

4. Опкод инструкции перемещается в регистр команд IR.

5. Счетчик команд PC автоматически увеличивается на длину выбранной инструкции.

Фаза 2: DECODE (Декодирование)

1. Опкод из IR поступает в аппаратный дешифратор команд устройства управления (УУ).

2. УУ распознает тип операции (пересылка, сложение, логика, переход).

3. Определяются адреса операндов (регистровые, непосредственные, прямые по ОЗУ).

4. Генерируется микропрограмма управляющих импульсов для АЛУ и шин.

Фаза 3: EXECUTE (Выполнение)

• Арифметико-логическое устройство (АЛУ) производит требуемую математическую или логическую операцию над операндами.

• Если команда требует чтения операнда из ОЗУ (например, [1000h]), генерируется дополнительный шинный цикл чтения памяти.

• При командах перехода (JMP, JNZ) в этой фазе вычисляется новый целевой адрес счетчика команд PC.

Фаза 4: WRITEBACK (Обратная запись)

• Результат операции фиксируется в целевом регистре процессора (AX, BX и т.д.) либо записывается в ОЗУ через MAR и MDR по стробу #MEMW.

• Обновляются флаги в регистре состояния FLAGS:

ZF (Zero Flag) — равен ли результат нулю;

CF (Carry Flag) — возник ли арифметический перенос;

SF (Sign Flag) — знак полученного числа (старший бит).

Проблема «Memory Wall»

• При прямом обращении к ОЗУ процессор вынужден простаивать до 200–300 тактов (такты ожидания, wait states / memory stalls).

• Общая шина для команд и данных физически не способна одновременно передавать инструкцию и операнд.

Аппаратные пути преодоления

• Многоуровневый кэш (L1, L2, L3) на кристалле процессора (SRAM со временем доступа 1–10 тактов).

• Аппаратный конвейер команд (Instruction Pipeline).

• Предсказание ветвлений (Branch Prediction) и спекулятивная предвыборка (Prefetch).

Принстонская модель (фон Нейман)

• Единое адресное пространство для команд и данных.

• Одна общая шина адреса и шина данных.

• Простота разводки чипа, но последовательный доступ.

• Применение: Системная шина ПК и серверов.

Гарвардская модель

• Физически раздельная память программ (Flash) и данных (SRAM).

• Две независимые шинные пары: шина инструкций и шина данных.

• Полная одновременность: выборка команды параллельна чтению операнда.

• Применение: Микроконтроллеры (AVR, PIC, STM32), DSP.