Тема 07. Классификация и типовая структура микропроцессоров

Введение: Понятие микропроцессора и архитектурные границы

Микропроцессор (ЦПУ / CPU — Central Processing Unit) — функционально законченное программно-управляемое электронное устройство, выполненное на одном или нескольких полупроводниковых кристаллах (СБИС/СнК), предназначенное для считывания, декодирования и синхронного исполнения последовательности машинных команд, а также координации всех системных компонентов ЭВМ.

1. Внутренняя типовая структура процессорного ядра

Независимо от поколения и назначения, любое процессорное ядро классической структуры включает четыре фундаментальные подсистемы: Арифметико-логическое устройство (ALU), Устройство управления (Control Unit), Внутреннюю регистровую память (Register File) и Подсистему кэш-памяти первого уровня (L1 Cache).

1.1. Арифметико-логическое устройство (ALU)

ALU выполняет фундаментальные преобразования информации:

• Арифметические действия: двоичное сложение и вычитание (через сумматор в дополнительном коде), умножение и целочисленное деление;
• Побитовые логические операции: конъюнкция (AND), дизъюнкция (OR), исключающее ИЛИ (XOR), инверсия (NOT);
• Сдвиговые операции: логический, арифметический и циклический сдвиг на произвольное количество разрядов с использованием схемы матричного сдвигателя (Barrel Shifter).

1.2. Устройство управления (Control Unit / CU)

Устройство управления формирует координирующие потенциалы и импульсы для всех узлов процессора на каждом такте генератора:

• Обеспечивает считывание команды из памяти/кэша в регистр инструкций (IR);
• Осуществляет дешифрацию опкода (Operation Code) с помощью комбинационных дешифраторов либо микропрограммного управления (Microcode ROM);
• Формирует управляющие сигналы переключения мультиплексоров, чтения/записи регистров и выбора функции ALU;
• Отрабатывает аппаратные и программные прерывания (Interrupt Handling), изменяя ход выполнения потока команд.

1.3. Регистровый файл и специализированные регистры

Регистры представляют собой сверхоперативную память (SRAM-ячейки), работающую на полной тактовой частоте ядра без задержек ожидания шины:

• Регистры общего назначения (РОН / GPR): служат для хранения промежуточных переменных. В современных архитектурах x86-64 их 16 (RAX, RBX, RCX, RDX, RSI, RDI, RBP, RSP, R8–R15). В RISC-архитектурах (ARM, RISC-V) их число увеличено до 32 (x0–x31 в RISC-V, причем x0 всегда аппаратно равен 0).
• Счетчик команд (PC — Program Counter / RIP — Instruction Pointer): 64-битный регистр, указывающий виртуальный адрес байта следующей машинной инструкции. При выполнении обычных команд инкрементируется на длину текущей инструкции, а при выполнении переходов (CALL, JMP, RET) принудительно перезаписывается новым целевым адресом.
• Указатель стека (SP — Stack Pointer / RSP): хранит адрес вершины стека вызовов в оперативной памяти (организация LIFO). При команде PUSH уменьшается (в архитектурах с растущим вниз стеком), при POP увеличивается.
• Регистр флагов (FLAGS / EFLAGS / RFLAGS): набор отдельных битовых триггеров состояния, отражающих результат последней операции ALU:
  • ZF (Zero Flag): равен 1, если результат равен нулю;
  • CF (Carry Flag): флаг переноса из старшего разряда (при беззнаковом переполнении);
  • OF (Overflow Flag): флаг знакового арифметического переполнения;
  • SF (Sign Flag): равен знаковому биту результата (1 для отрицательных чисел).

1.4. Иерархия кэш-памяти: L1, L2, L3

Проблема разрыва в скорости (Memory Wall) между тактовой частотой CPU (3–5 ГГц) и латентностью оперативной памяти DRAM (50–80 нс, что эквивалентно 200–300 тактам простоя ядра) решается многоуровневым статическим кэшированием:

• L1i и L1d (Уровень 1): Гарвардская организация прямо в ядре. Кэш инструкций L1i питает конвейер декодера, кэш данных L1d обслуживает блок Load/Store. Объем: 32–64 КБ на ядро, латентность 4–5 тактов.
• L2 (Уровень 2): индивидуальный для каждого ядра объединенный кэш (Unified). Объем: 512 КБ – 2 МБ, латентность 12–14 тактов.
• L3 (Уровень 3): разделяемый между всеми ядрами кристалла кэш (LLC — Last Level Cache). Объем: 16–96+ МБ, латентность 35–45 тактов.

2. Классификация архитектур команд: CISC, RISC, VLIW

Философия проектирования процессоров исторически разделилась на три ключевые парадигмы, определяющие баланс между сложностью аппаратного кремния и интеллектом программного компилятора.

Микрокод против аппаратного декодера

3. Пятистадийный конвейер инструкций (RISC Classic Pipeline)

Базовый цикл выполнения инструкции в процессоре традиционно делится на 5 стадий:

1. IF (Instruction Fetch — Выборка команды): считывание 32-битного машинного слова из кэша L1i по адресу регистра PC. Инкремент PC.
2. ID (Instruction Decode & Reg Read — Декодирование и чтение регистров): распознавание кода операции (opcode), извлечение номеров исходных регистров и одновременное чтение операндов из регистрового файла.
3. EX (Execute / Address Calculation — Выполнение): математическая операция в ALU либо вычисление эффективного адреса памяти.
4. MEM (Memory Access — Обращение к памяти): чтение или запись данных в кэш L1d (только для команд Load / Store). Для остальных инструкций стадия пропускается.
5. WB (Write-Back — Обратная запись): помещение вычисленного результата из ALU или считанного из памяти слова в целевой регистр РОН.

4. Вопросы и задания для самопроверки