Методическое руководство преподавателя

Дисциплина: ОП.02 Архитектура аппаратных средств

Тема занятия 07 (§2.2 с.8 программы): Раздел 3. Классификация и типовая структура микропроцессоров

Целевая аудитория: Студенты СПО / Академия TOP (специальности ИСП / САПР / Сети и системы)

Продолжительность: 2 академических часа (основной регламент 90 минут, сокращенный регламент 60 минут)

Вид занятия: Урок с объяснением теории

1. Педагогическая концепция и ключевые цели занятия

Цель занятия — сформировать у обучающихся строгое системное понимание внутренней микроархитектуры центрального процессора, роли его основных функциональных блоков и принципов исполнения машинных инструкций в различных архитектурных парадигмах (CISC, RISC, VLIW).

Образовательные результаты (по программе курса):

Знать: Назначение и функции арифметико-логического устройства (ALU), устройства управления (CU), регистрового файла общего назначения (РОН / GPR), программного счетчика (PC / IP), указателя стека (SP), регистра флагов/состояния (FLAGS/EFLAGS/RFLAGS), кэш-памяти L1 (раздельная I-Cache и D-Cache) и L2/L3.
Понимать: Различия между набором команд архитектуры (ISA) и аппаратной микроархитектурой; отличие аппаратного декодера простых инструкций от микрокодового ПЗУ (Microcode ROM); концепции CISC vs RISC vs VLIW.
Уметь: Трассировать машинный микроцикл «Выборка — Декодирование — Выполнение — Обращение к памяти — Запись результата» (Fetch — Decode — Execute — Memory — Write-Back) и классифицировать реальные CPU по типу архитектуры и сегменту применения.

2. Детальный хронометраж и сценарии проведения

Основной регламент: 90 минут

Время	Этап занятия	Содержание педагогической деятельности	Деятельность студентов
00–05 мин (5 мин)	Организационный момент и актуализация	Приветствие, фиксация явки, вводная проблемная индукция: «Почему процессор называют "мозгом компьютера", но он не умеет ничего, кроме манипуляций с байтами в регистрах по тактам?». Связь с предыдущими темами (шина, логические элементы).	Включение в диалог, формулирование гипотез, подготовка рабочих листов и конспектов.
05–30 мин (25 мин)	Блок 1: Внутренняя структура ядра CPU	Разбор анатомии микропроцессорного ядра: ALU (АЛУ): комбинационные сумматоры, сдвигатели, логические вентили; Control Unit (CU / УУ): тактирование, синхронизация шин, декодирование опкодов; Регистровый файл: РОН (RAX–RDX, R8–R15 или R0–R31), спецрегистры (PC/RIP, SP/RSP, FLAGS); Иерархия кэшей: почему гарвардский L1 (L1i/L1d), единый L2 и разделяемый L3.	Слушают, фиксируют схему функциональных узлов ядра, задают уточняющие вопросы по назначению регистров.
30–50 мин (20 мин)	Блок 2: Архитектурные парадигмы команд (CISC vs RISC vs VLIW)	Сравнительный анализ философии построения наборов команд: CISC (Complex Instruction Set Computer): переменная длина, сложная адресация, пример x86; RISC (Reduced Instruction Set Computer): фиксированная длина (32 бит), Load-Store архитектура, ARM и RISC-V; VLIW (Very Long Instruction Word): статическое планирование компилятором, связки микрокоманд, пример Эльбрус/DSP; Микрокод против аппаратного декодера: трансляция CISC-инструкций в RISC-подобные micro-ops (uops).	Анализируют примеры ассемблерных инструкций (сложение памяти с регистром в x86 против связки LDR+ADD+STR в ARM), заполняют сравнительную матрицу.
50–75 мин (25 мин)	Практикум: Работа с интерактивным рабочим листом	Организация самостоятельной аналитической работы по 4 архитектурным вариантам (x86-64 Desktop, ARM big.LITTLE / DynamIQ, RISC-V встраиваемые системы, VLIW / DSP). Индивидуальное консультирование, наводящие подсказки.	Заполнение интерактивного рабочего листа `zanyatie.html`, обоснование функциональных блоков выбранного архитектурного профиля, выявление ограничений.
75–85 мин (10 мин)	Анализ решений и разбор ошибок	Фронтальный разбор типовых заблуждений (см. раздел 4 руководства), сопоставление ответов с критериальной рубрикой.	Самопроверка, защита своих инженерных выводов, сопоставление с эталоном.
85–90 мин (5 мин)	Подведение итогов и рефлексия	Обобщение ключевых понятий (ISA vs микроархитектура), сохранение результатов в localStorage, выдача инструкций по домашнему заданию (при необходимости).	Фиксация итогов, экспорт/сохранение рабочего листа, обратная связь.

Сокращенный регламент: 60 минут

Время	Этап занятия	Сокращенное содержание	Оптимизация времени
00–04 мин (4 мин)	Организационный момент	Краткая актуализация: назначение ядра процессора.	Без развернутой индукции, сразу к структурной схеме.
04–24 мин (20 мин)	Теоретический концентрат: ядро CPU и ISA	Объединенная лекция: функциональные узлы (ALU, CU, РОН, PC, SP, FLAGS, кэши) + ядро различий CISC vs RISC.	VLIW рассматривается тезисно как контрастный пример статического планирования.
24–48 мин (24 мин)	Интенсивный практикум	Студенты выполняют обязательную часть рабочего листа: анализ одного выбранного варианта процессора.	Второй сравнительный кейс переносится на самостоятельную проработку.
48–56 мин (8 мин)	Экспресс-разбор и критерии	Проверка ключевых ошибок декодирования и регистрового взаимодействия.	Фокус на базовых блоках (ALU/CU/РОН).
56–60 мин (4 мин)	Итоги и сохранение	Сохранение прогресса, фиксация домашнего задания.	Сжатый регламент рефлексии.

3. Анатомия ядра микропроцессора: методический базис

3.1. Арифметико-логическое устройство (ALU / АЛУ)

АЛУ выполняет элементарные операции над двоичными операндами. На физическом уровне состоит из:

Параллельных двоичных сумматоров с ускоренным переносом (Carry-Lookahead Adders);
Логических матриц побитовых операций (AND, OR, XOR, NOT);
Аппаратного матричного умножителя и целочисленного делителя;
Аппаратного сдвигателя (Barrel Shifter), позволяющего выполнять сдвиг на произвольное число бит за 1 такт.

Методический акцент: ALU не принимает решений самостоятельно; оно получает два операнда с внутренней шины, управляющий код операции от CU и формирует результат вместе с флагами состояния.

3.2. Устройство управления (Control Unit / CU)

CU — дирижер микропроцессора. Его задачи:

Генерация потактовой сетки микрокоманд и сигналов разрешения/записи (Enable / Write-Strobe) на регистры и мультиплексоры;
Синхронизация выборки инструкций из шины/кэша в регистр инструкций (IR — Instruction Register);
Интерпретация кода операции (Opcode). В современных x86-процессорах CU включает аппаратный транслятор сложных инструкций в цепочки RISC-подобных micro-ops (μops) и блок Microcode ROM для сверхсложных команд (например, CPUID, переключение контекста, строковые инструкции).

3.3. Регистровый файл ядра (GPR, PC, SP, FLAGS)

Регистры — самая быстрая память процессора (латентность 0–1 такт, физически расположены прямо в ядре):

РОН (Регистры общего назначения / GPR): служат для временного хранения операндов и промежуточных результатов. В x86-64 их 16 (RAX, RBX, RCX, RDX, RSI, RDI, RBP, RSP, R8–R15). В RISC-архитектурах (ARM, RISC-V) их обычно 32 (X0–X31). При этом в RISC-V регистр x0 аппаратно закорочен на логический ноль (Hardwired Zero).
PC / IP (Program Counter / Instruction Pointer): хранит адрес памяти, откуда должна быть выбрана следующая инструкция. Автоматически инкрементируется после выборки либо перезаписывается при переходах (JMP/CALL/RET).
SP (Stack Pointer): указывает на вершину аппаратного стека в оперативной памяти (LIFO). Изменяется инструкциями PUSH, POP, CALL, RET.
FLAGS / EFLAGS / RFLAGS: регистр признаков результата предыдущей операции ALU (Zero Flag ZF, Carry Flag CF, Sign/Negative Flag SF/NF, Overflow Flag OF). На основе этих битов работают инструкции условных переходов.

3.4. Иерархия кэш-памяти ядра (L1, L2, L3)

Кэш L1 встроен непосредственно в конвейер ядра и физически разделен на две независимые части (Гарвардская структура на уровне кэша первого уровня):

L1i (Instruction Cache): кэш команд, откуда блок выборки (Fetch) забирает код без конфликтов с чтением данных;
L1d (Data Cache): кэш данных с портами для одновременного чтения и записи;
L2 / L3 (Unified Caches): объединенные кэши команд и данных большей емкости, сглаживающие задержку обращения к медленной шине оперативной памяти (DRAM).

4. Архитектурные философии: CISC vs RISC vs VLIW

Параметр	CISC (x86-64)	RISC (ARM, RISC-V)	VLIW (Эльбрус, TI C6000)
Длина команд	Переменная (от 1 до 15 байт)	Строго фиксированная (обычно 32 бита; 16 бит в сжатом режиме)	Широкие связки (Long Instruction Word) от 128 до 512+ бит
Формат адресации	Сложная, команды типа «память — регистр» (например, `ADD EAX, [EBX+ECX*4+16]`)	Строгая архитектура Load-Store: операции только «регистр — регистр», обращение к памяти только через LOAD / STORE	Параллельные слоты микроопераций под разные функциональные блоки ядра
Планирование исполнения	Аппаратное динамическое (Out-of-Order execution, переименование регистров RAT, ROB)	Преимущественно конвейерное (in-order в микроконтроллерах, OoO в старших ядрах Cortex-X/A)	Строго статическое планирование на этапе компиляции (компилятор формирует бесконфликтные пакеты)
Декодирование	Сложный декодер инструкций + Microcode ROM → μops	Простой быстродействующий аппаратный декодер на логических вентилях	Прямая раздача микрокоманд из слотов связки на исполнительные порты
Энергоэффективность	Средняя/низкая из-за накладных расходов декодера и динамического планировщика	Максимальная на операцию (приоритет в смартфонах, IoT, серверах AWS Graviton)	Высокая удельная плотность математических операций при оптимизированном компиляторе

5. Типичные заблуждения студентов и методы их устранения

Заблуждение 1: «Тактовая частота — единственный показатель скорости процессора».
Суть ошибки: Студенты считают, что 4 ГГц x86 всегда быстрее 3 ГГц ARM.
Методический прием: Привести формулу производительности $T = N_{\text{инструкций}} \times \text{CPI} \times \frac{1}{f}$. Объяснить показатель IPC (Instructions Per Cycle — число выполненных инструкций за такт). Процессор с широким конвейером и высоким IPC при меньшей частоте может опережать высокочастотный чип с длинным конвейером (классический пример провала Pentium 4 NetBurst против Pentium M / Core).

Заблуждение 2: «Современные Intel Core и AMD Ryzen являются "чистыми" CISC-процессорами».
Суть ошибки: Отождествление внешнего интерфейса команд (x86 ISA) с аппаратным устройством кристалла.
Методический прием: Показать студентам двухслойную модель: снаружи кристалл сохраняет совместимость с CISC-набором x86 ради legacy-программ, но внутри декодеры на лету дробят каждую сложную команду на 1–4 элементарные RISC-подобные микроинструкции (μops), которые затем выполняются RISC-подобным суперскалярным ядром.

Заблуждение 3: «Регистр PC (Program Counter) считает количество выполненных инструкций (как счетчик кликов)».
Суть ошибки: Буквальное понимание слова «Counter».
Методический прием: Показать, что PC — это указатель на байтовый адрес ячейки памяти. Назвать его вторым общепринятым именем — Instruction Pointer (IP). Продемонстрировать команду JMP 0x00401050, которая напрямую перезаписывает адрес в PC, нарушая линейный счет.

Заблуждение 4: «Архитектура RISC-V является процессором или чипом».
Суть ошибки: Путаница между открытой спецификацией интерфейса команд и физическим полупроводниковым кристаллом.
Методический прием: Аналогия со стандартом языка C++ или спецификацией HTTP: RISC-V — это открытый общедоступный стандарт ISA, на основе которого любая компания (SiFive, Syntacore, Yadro, Western Digital) может спроектировать собственный физический микропроцессор без лицензионных отчислений.

6. Рекомендации по оценке и дифференциации заданий

Базовый уровень (оценка «3» / 2 балла): студент верно определяет функционал ALU, CU, PC и регистра флагов, понимает роль кэша L1, ориентируется в назначении ядер общего назначения.
Повышенный уровень (оценка «4» / 3 балла): студент уверенно сопоставляет архитектуры CISC и RISC, объясняет причину доминирования ARM в смартфонах (Load-Store, энергоэффективность) и x86 в ПК (обратная совместимость, мощные декодеры).
Высокий / инженерный уровень (оценка «5» / 4 балла): студент демонстрирует глубокое понимание микроопераций (μops), роли модульности RISC-V (RV32I + M/A/F/D/C), объясняет специфику VLIW и аппаратные узкие места конвейера ядра при предсказании ветвлений и промахах кэша.