Рабочий лист: Классификация и типовая структура микропроцессоров

Дисциплина: ОП.02 Архитектура аппаратных средств. Раздел 3. Архитектура и принципы работы основных логических блоков системы (§2.2 с.8 программы).
Часть 1. Функциональная структура ядра микропроцессора
Заполните ключевые функциональные характеристики узлов процессорного ядра, указав их базовую логическую структуру, роль в машинном такте и характер взаимодействия с шинами.
Функциональный блок ядра Схемотехническая основа (элементы/память) Роль в конвейере и цикле команды Входные и выходные сигналы / шины
АЛУ (ALU)
Устройство Управления (CU)
Регистры РОН (GPR)
Счетчик команд (PC / IP)
Регистр флагов (FLAGS)
Кэш L1 (L1i / L1d)
Часть 2. Архитектурный анализ специализированного процессора
Выберите назначенный преподавателем вариант архитектурного профиля процессора и выполните его детальный инженерный анализ.

Вариант 1. Десктопный процессор общего назначения x86-64

Контекст: Высокопроизводительный процессор для рабочих станций и ПК (архитектура CISC, сложная система команд, внеочередное исполнение Out-of-Order).

Особенности: Декодер расщепляет инструкции x86 переменной длины (1–15 байт) на внутренние микрооперации (μops). Блок Microcode ROM для сложных инструкций. Многоуровневый кэш L1/L2/L3 (до 96+ МБ 3D V-Cache). Мощные векторные расширения AVX-512.

Вариант 2. Мобильный энергоэффективный процессор ARM big.LITTLE / DynamIQ

Контекст: Процессор для смартфонов и планшетов (архитектура RISC, фиксированная 32-битная длина инструкций, жесткий тепловой лимит 5–10 Вт).

Особенности: Гетерогенная кластерная организация ядер: высокопроизводительные ядра Cortex-X/A7xx для рендеринга и игр, энергоэффективные ядра Cortex-A5xx для фоновых системных демонов. Строгая архитектура Load-Store. Простой аппаратный декодер прямого действия.

Вариант 3. Открытая процессорная архитектура RISC-V для встраиваемых систем

Контекст: Микроконтроллерное и IoT-применение на базе свободной открытой спецификации ISA (модульный стандарт RV32I / RV64I).

Особенности: Базовый целочисленный набор (RV32I — всего 40 инструкций) дополняется аппаратными модулями: M (умножение/деление), A (атомарные операции), F/D (плавающая точка), C (16-битные сжатые команды). 32 регистра РОН (x0 жестко заземлен на 0). Отсутствие лицензионных отчислений.

Вариант 4. Векторный / сигнальный процессор DSP / VLIW

Контекст: Процессор для цифровой обработки сигналов, радаров, телекоммуникаций и вычислений с высоким параллелизмом данных (архитектура типа TI C6000 или Эльбрус).

Особенности: Архитектура сверхдлинного командного слова (VLIW — Very Long Instruction Word). Аппаратный декодер отсутствует: компилятор статически упаковывает независимые микрооперации в широкую связку (128–512 бит) под разные порты АЛУ. Детерминированное потактовое исполнение.