Сценарий основного занятия (90 минут)
Этап 1. Организационный момент и актуализация темы 5 мин
Преподаватель приветствует группу, проверяет готовность оборудования и открывает первый слайд презентации с названием темы.
Преподаватель: Здравствуйте, коллеги! Сегодня мы переходим к фундаментальному разделу архитектуры вычислительных систем — запоминающим устройствам ЭВМ. На прошлых занятиях мы детально изучили микропроцессоры: их ядра разгоняются до 5–6 ГГц, выполняя миллиарды инструкций в секунду. Период одного такта современного ядра составляет всего около 0.2 наносекунды.
Преподаватель: А теперь представьте ситуацию: процессор запрашивает число из оперативной памяти DDR5. Как вы думаете, через сколько тактов память выдаст ответ? Сразу на следующем такте?
Студенты выдвигают версии: «за пару тактов», «за 5 тактов», «через 50 тактов». Преподаватель фиксирует разброс мнений.
Преподаватель: Реальность куда суровее: ответ придет лишь через 50–80 наносекунд. Для процессора с частотой 5 ГГц это означает простой в 250–400 тактов конвейера! Если бы процессор ходил в ОЗУ за каждой инструкцией, он 98% времени занимался бы ожиданием. Это противоречие в компьютерной инженерии называется «Стеной памяти» (Memory Wall). Сегодня мы разберем, как инженеры обманывают физику с помощью пирамиды памяти, почему ячейка памяти 1T1C «забывает» данные за 64 миллисекунды, и почему модуль с частотой 6400 МГц может оказаться медленнее модуля на 6000 МГц.
Этап 2. Архитектурная лекция-демонстрация 35 мин
Преподаватель переключает слайды презентации, демонстрируя пирамиду памяти и схемотехнические диаграммы ячеек.
Преподаватель: Взгляните на пирамиду иерархии памяти. В ее основе лежит компромисс трех факторов: скорости, емкости и себестоимости за гигабайт. Память не может быть одновременно терабайтной, наносекундной и дешевой. Почему эта пирамида вообще работает? Благодаря принципу локальности:
- Временная локальность: если вы запустили цикл
for, код этого цикла и переменная счетчика i будут требоваться процессору миллиарды раз подряд прямо сейчас.
- Пространственная локальность: если вы читаете первый элемент массива, с вероятностью 99% вам тут же понадобится второй и третий.
Преподаватель: Теперь заглянем внутрь кремния. В процессоре живут регистры и кэши L1–L3 на базе статической памяти (SRAM). Посмотрите на схему ячейки 6T: два встречных инвертора образуют триггер. Пока есть питание, логический уровень поддерживается вечно. Время доступа — от 0.5 до 2 наносекунд! Но почему мы не можем набрать 64 гигабайта такой памяти?
Преподаватель делает паузу, ожидая ответов аудитории.
Преподаватель: Верно! Ячейка из 6 транзисторов занимает колоссальную площадь кремния. Кристалл процессора на 64 ГБ SRAM стоил бы сотни тысяч долларов и плавился от токов статической утечки.
Преподаватель: Поэтому для ОЗУ гениальный инженер Роберт Деннард придумал ячейку 1T1C: один транзистор-ключ и один микроскопический конденсатор емкостью 30 фемтофарад. Она в 20 раз компактнее SRAM! Но конденсатор имеет утечку. Уже через 50 миллисекунд заряд рассеется, и бит превратится в мусор. Поэтому память DRAM требует постоянной принудительной регенерации (Refresh). Каждые 32–64 миллисекунды (параметр tREFI) контроллер заставляет память перезаряжать ячейки, тратя на это сотни наносекунд (tRFC).
Преподаватель выводит на экран формулу расчета истинной задержки памяти:
T_ns = (CL / f_bus) = (CL * 2000) / DataRate_MTs
Преподаватель: Запомните важнейшее правило инженера: тайминги в спецификациях — это не секунды, а количество тактов! Чем выше частота шины, тем короче каждый такт. Позже мы докажем это на практике.
Преподаватель: Перейдем к твердотельным накопителям (SSD). В ячейках NAND Flash электроны буквально заталкиваются квантовым туннелированием сквозь изолирующий оксид в плавающий затвор или ловушку Charge Trap при напряжении около 20 вольт. В ячейках SLC хранится 1 бит (2 состояния), в MLC — 2 бита (4 состояния), в TLC — 3 бита (8 состояний), в QLC — 4 бита (16 тончайших уровней напряжения). С увеличением плотности падает ресурс: если SLC выдерживает 100 000 циклов перезаписи, то QLC — всего 300–800 циклов!
Преподаватель: Главная драма флеш-памяти: читать и писать мы можем маленькими страницами по 4–16 КБ, а стирать обязаны огромными блоками по 4–8 МБ! Чтобы записать 4 килобайта поверх старых данных, контроллер SSD с микропрограммой FTL (Flash Translation Layer) вынужден заниматься сборкой мусора (Garbage Collection) и выравниванием износа (Wear Leveling). Для снижения паразитного износа служит команда TRIM, сообщающая контроллеру, какие секторы удалены операционной системой. А коэффициент WAF показывает, во сколько раз больше данных реально записалось в ячейки по сравнению с тем, что отправила ОС.
Этап 3. Инженерный интерактив («Предсказание до объяснения») 15 мин
Преподаватель открывает доску и записывает три модуля памяти:
1) DDR4-3200 CL16; 2) DDR5-5200 CL40; 3) DDR5-6000 CL30.
Преподаватель: Инженерная дуэль! Перед вами три модуля. Попробуйте без калькулятора, опираясь на интуицию, сказать: какой модуль ответит на первый запрос данных быстрее всех? Кто за DDR4? Кто за DDR5-6000? Кто за DDR5-5200?
Большинство студентов выбирают DDR4-3200 (ведь тайминг 16 намного меньше 30 и 40) либо DDR5-6000 (ведь частота 6000 выше всех).
Преподаватель: А теперь вооружаемся формулой и считаем абсолютное время $T_{\text{ns}}$:
- Для DDR4-3200 CL16: $16 \times 2000 / 3200 = \mathbf{10.0\text{ нс}}$.
- Для DDR5-5200 CL40: $40 \times 2000 / 5200 = \mathbf{15.38\text{ нс}}$.
- Для DDR5-6000 CL30: $30 \times 2000 / 6000 = \mathbf{10.0\text{ нс}}$!
Посмотрите на результат: DDR4-3200 CL16 и DDR5-6000 CL30 имеют абсолютно одинаковую задержку первого отклика — ровно 10 наносекунд! Но DDR5 на частоте 6000 за счет удвоенной полосы передаст последующий блок данных в два раза быстрее. А вот бюджетная DDR5-5200 с таймингом CL40 — это аутсайдер с задержкой более 15 нс.
Этап 4. Индивидуальный аудит в рабочем листе 25 мин
Преподаватель раздает варианты студентам и контролирует запуск интерактивного листа zanyatie.html на рабочих местах.
Преподаватель: Коллеги, открываем интерактивный рабочий лист
zanyatie.html. Введите вашу фамилию, имя и номер учебной группы. Распределение вариантов:
- Вариант 1 (СУБД): расчет предельного IOPS и ресурса DWPD, выбор NVMe Enterprise SSD на eTLC с защитой от сбоя питания PLP.
- Вариант 2 (Киберспорт): минимизация задержки DRAM, расчет DDR5-6000 CL30 против DDR5-6400 CL36, анализ режима контроллера 1:1 vs 1:2.
- Вариант 3 (Ультрабук): анализ памяти LPDDR5X, ремонтопригодность при распайке на плату, подбор компактного накопителя M.2 2230/2280.
- Вариант 4 (Холодный архив): выбор HDD с черепичной записью SMR против традиционной CMR, плотность записи, расчет $/TB и риски RAID.
Все поля сохраняются автоматически в браузере. Время на выполнение — 25 минут.
Преподаватель обходит аудиторию, консультирует студентов по расчетным формулам и контролирует самостоятельность выполнения.
Этап 5. Экспресс-защита и разбор типовых ошибок 6 мин
Преподаватель собирает внимание группы и проводит фронтальный опрос.
Преподаватель: Разберем ключевые выводы по вариантам:
- По первому варианту: почему нельзя ставить в базу данных потребительский SSD без PLP? Потому что при отключении электричества данные из кэша DRAM не успеют записаться в флеш-память, разрушив журнал транзакций WAL!
- По второму варианту: почему DDR5-6400 CL36 в играх на платформе AM5 уступает DDR5-6000 CL30? Потому что контроллер памяти переходит в режим делителя 1:2 (UCLK вдвое медленнее памяти), добавляя штраф около 10 нс системной латентности!
- По четвертому варианту: что произойдет, если поставить диск SMR в RAID-массив NAS? При перестроении массива диск уйдет в таймаут из-за перезаписи черепичных зон блоками по 256 МБ, и массив развалится.
Этап 6. Подведение итогов и инструктаж 4 мин
Преподаватель подводит итоги и инструктирует по фиксации результатов.
Преподаватель: Нажмите кнопку «Печать / Сохранить в PDF» в нижней части рабочего листа. Сохраните сформированный PDF-документ с вашими ответами. Резервное домашнее задание выполняют только те обучающиеся, кому оно будет назначено индивидуально. Всем спасибо за продуктивную инженерную работу!